project/
├── docs/                 # 文档中心（需求、规格、测试报告）
│   ├── spec.md          # 功能规格说明书
│   ├── architecture.md  # 架构设计文档
│   └── test_plan.md     # 测试计划与用例
├── src/                  # 源代码目录（按功能模块划分）
│   ├── top/             # 顶层模块
│   │   ├── fpga_top.sv
│   │   └── fpga_top.xdc
│   ├── core/            # 核心IP与通用模块
│   │   ├── clock/
│   │   │   ├── clk_gen.sv
│   │   │   └── clk_constraints.xdc
│   │   ├── fifo/
│   │   │   └── sync_fifo_8x256.sv
│   │   └── math/
│   │       ├── fixed_point_add.sv
│   │       └── divider.sv
│   ├── interface/       # 接口协议实现
│   │   ├── spi/
│   │   │   └── spi_master.sv
│   │   └── uart/
│   │       └── uart_async.sv
│   └── app/             # 应用层逻辑
│       ├── video_proc/
│       │   └── scaler.sv
│       └── control/
│           └── fsm_controller.sv
├── ip/                   # 外部IP核与定制IP
│   ├── xilinx/
│   │   └── ddr4_ip.xci
│   └── custom/
│       └── crc32_ip.xci
├── constraints/          # 时序与物理约束
│   ├── timing.xdc
│   ├── physical.xdc
│   └── clock_tree.xdc
├── scripts/              # 自动化脚本（构建、仿真、测试）
│   ├── build.tcl
│   ├── run_sim.sh
│   └── post_route_checks.tcl
├── sim/                  # 仿真相关文件
│   ├── testbenches/
│   │   ├── tb_top.sv
│   │   └── tb_spi.sv
│   ├── coverage/
│   │   └── coverage.svh
│   └── coverage_db/
├── reports/              # 综合与实现报告
│   ├── synthesis.rpt
│   └── implementation.rpt
└── Makefile              # 构建入口（统一入口点）

# ❌ 错误示例（未指定端口方向）
create_clock -period 10.000 -name clk_main [get_ports clk]
# ✅ 正确示例（明确端口方向 + 添加波形描述）
create_clock -period 10.000 -name clk_main 
    [get_ports {clk_p clk_n}] 
    -waveform {0.000 5.000}

# PLL输出：clk_200M（输入25MHz）
create_generated_clock -name clk_200M 
    -source [get_pins u_pll/clk_out1] 
    -divide_by 1 
    -multiply_by 8 
    [get_pins u_pll/clk_out1]
# 倍频后分频：clk_100M = 200MHz / 2
create_generated_clock -name clk_100M 
    -source [get_pins u_pll/clk_out1] 
    -divide_by 2 
    [get_pins u_pll/clk_out2]

# 假设外部ADC在时钟上升沿后5ns稳定输出数据
set_input_delay -clock clk_adc 5.0 [get_ports data_in[]]
# 设置最小延迟（考虑数据建立时间）
set_input_delay -clock clk_adc -min 1.5 [get_ports data_in[]]
# 输出数据需在时钟下降沿前2ns稳定
set_output_delay -clock clk_dac 2.0 [get_ports data_out[]]

# 单比特信号：使用同步器（两级FF）
set_clock_groups -asynchronous 
    -group [get_clocks {clk_100M}] 
    -group [get_clocks {clk_200M}]
# 多比特总线：使用FIFO或握手协议
set_max_delay 10 -datapath_only 
    -from [get_cells u_cdc_fifo/dout_reg[]] 
    -to [get_cells u_consumer/din_reg[]]

// 检查复位释放后，FIFO读使能不能超过写使能
assert property (@(posedge clk) disable iff (!rst_n)
    $rose(we) |-> ##[1:5] $rose(re))
    else $error("FIFO: re asserted before we!");